RapidIO II IP核rx_cal_busy和tx_cal_busy信号方向错误-Altera-Intel社区-FPGA CPLD-ChipDebug

RapidIO II IP核rx_cal_busy和tx_cal_busy信号方向错误

在RapidIO II IP内核的初始版本中, rx_cal_busytx_cal_busy信号被错误地声明为输入信号。这些信号应该是IP核的输出信号。

解决/修复方法

要在RapidIO II IP核变体中解决此问题,请编辑顶级文件< variation > .v和顶级仿真文件< variation > _sim / < variation > .v ,或在相应的.vhd文件中,将这些信号声明为输出信号。 RapidIO II IP内核模块中的声明是正确的。

此问题已在RapidIO II MegaCore功能的12.1 SP1版中得到修复。

请登录后发表评论

    没有回复内容