为什么Stratix 10 HDMI设计示例Rx锁定时间更长?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么Stratix 10 HDMI设计示例Rx锁定时间更长?

由于Quartus®PrimePro版本18.0中Stratix®10HDMI IP存在问题,用户可能会发现,与Arria®10HDMI IP设计示例相比,HDMI Rx需要更长时间才能锁定HDMI 2.0分辨率。

这是由于Stratix 10 FPGA中同步状态机字对齐的rx_std_bitslipboundary_sel中的行为发生了变化,导致额外的延迟导致HDMI IP Rx难以实现快速对齐。

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