错误（19300）：DSP WYSIWYG原语“dafloater_i | s10fpdsp_block_0 | sp_mult”的时钟设置“adder_input_clock”未设置为“none”。-Altera-Intel社区-FPGA CPLD-ChipDebug

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错误（19300）：DSP WYSIWYG原语“dafloater_i | s10fpdsp_block_0 | sp_mult”的时钟设置“adder_input_clock”未设置为“none”。

等级-LV1-ChipDebug

6年前发布

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由于Quartus®PrimePro软件版本17.1 Stratix 10 ES版中的Stratix®10Native浮点DSP IP存在问题，如果使用乘法模式，则可能会在编译期间发现上述错误。

解决/修复方法

在<ip_file_name> _altera_s10fpdsp_block_160_mdhrmmi.sv中执行以下更改：

从

.adder_input_clock（“0”）//（第28行）

至

.adder_input_clock（ “无”）

从Quartus Prime Pro v17.1发行版软件开始修复此问题。

FPGA FPGA-CPLD Intel/Altera SoCs 英特尔/阿尔特拉

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