在SerialLite III连续模式下,RX处插入了额外的间隙-Altera-Intel社区-FPGA CPLD-ChipDebug

在SerialLite III连续模式下,RX处插入了额外的间隙

问题描述:在标准时钟模式(SCM)中,当源/ TX连续向RX发送数据而没有任何数据有效间隙时,Sink / RX接口仍然可以对用户逻辑解除数据有效。

解决/修复方法

解决方法:实现缓冲方案以在转发接收的数据包之前先存储一些字。

此问题目前尚未安排修复。

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