使用因特拉肯设计实例时,为什么仿真失败?-Altera-Intel社区-FPGA CPLD-ChipDebug

使用因特拉肯设计实例时,为什么仿真失败?

由于Interlaken IP内核(第2代)存在问题,因此在使用modelsim或ncsim仿真环境时, rx_digitalresetreset_stat会保持切换状态。因此,仿真系统无法进入锁定状态或成功完成。

解决/修复方法

使用VCS仿真环境时不存在此问题。

此问题已在英特尔®Quartus®Prime软件的v17.1版本中得到修复。

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