使用Stratix®10SerialLite III IP内核流设计示例时，可能会出现以下fPLL错误，具体取决于所使用的收发器参考时钟频率。
错误：altera_sl3_fpll.altera_sl3_fpll：违反自动模式的K限制。此错误最常见的是当refclk和输出频率组合可以在整数模式下综合并且用户选择了分数模式。
解决/修复方法
要解决此问题，请手动修改并重新生成altera_sl3_fpll.ip文件。
使用Qsys打开并编辑位于以下位置的示例设计FPLL文件：
\ ed_synth \ altera_sl3_fpll.ip
取消选择“启用分数模式”选项，重新生成IP并重新编译。
这个问题将在Quartus®Prime软件的未来版本中修复。
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