由于Altera®Stratix®VHard IP for PCI Express *存在问题，无论“插槽时钟”如何，PCIe *配置空间中的硬件插槽时钟配置位（链路状态寄存器[12]）将始终设置为1配置“GUI的PCIe功能链接选项卡中的设置。在仿真和硬件中都会出现此问题。
解决/修复方法
要解决此问题，请编辑\ synthesis \ submodules目录中的altpcie_hip_256_pipen1b.v文件，如下所示。
1）在0088附近添加 – >参数slotclk_cfg =“dynamic_slotclkcfg”，
2）在第2699行左右添加 – > .slotclk_cfg（slotclk_cfg），
从英特尔®Quartus®Prime标准版软件版本v17.0开始修复此问题。
没有回复内容