为什么Platform Designer Component Editor没有添加我的所有信号?Altera_wiki6年前发布400 在Platform Designer(标准)组件编辑器中,您可能会看到在运行Analyze Synthesis Files后并未添加所有输入和输出。当IO是VHDL类型(如bit,std_ulogic或自定义类型)时会发生这种情况 FPGAFPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
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