错误：（vsim-3033）./../ submodules / _modular_adc_0.v（26）：’_modular_adc_0_control_internal’的实例化失败。找不到设计单位。

由于MAX®10模块化ADC IP VHDL仿真设置存在问题，因此会生成错误的模型。

启动VHDL仿真时会发出此错误消息，这是由于在自动生成的VHDL仿真模型中使用了错误的模块名称而发生的。