为什么我在PHYLite设计上看到Hold违规?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么我在PHYLite设计上看到Hold违规?

由于Quartus®PrimeStandard Edition软件版本17.0 Update 2及更早版本中的问题,您可能会在连接到<group_1_strobe_out>输出引脚的时钟上看到保持时间违规。

您还会在Fitter报告中看到下面的警告消息以确认此问题。

警告(332087):无法导出此时钟分配的主时钟。时钟:未创建<连接到group_1_strobe_out的引脚>。

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