时钟“dut | wys~CORE_CLK_OUT”的时钟目标“* | altpcie_a10_hip_pipen1b | wys | core_clk_out”与其时钟源之间不存在路径。假设源时钟延迟为零。Altera_wiki6年前发布190该帖子内容已隐藏,请登录后查看登录后继续查看登录注册FPGAFPGA-CPLDIntel/AlteraSoCs英特尔/阿尔特拉
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