由于Quartus®Prime标准版软件存在问题，您可能会发现在Verilog HDL 2001模块声明中使用时，Verilog HDL 1995编译指示样式属性应用不正确。
这会导致属性应用于整个模块，而不是相关的输入或输出。
例如
模块顶部（
输入线i1 / *综合altera_attribute =“ – 名称VIRTUAL_PIN ON * /，
输入线i2，
输出线o1
）;
解决/修复方法
若要解决此问题，请使用Verilog HDL 2001样式属性。
例如
模块顶部（
（* altera_attribute =“ – 名称VIRTUAL_PIN ON *）输入线i1，
输入线i2，
输出线o1
）;
Verilog HDL 1995样式属性与Verilog HDL 1995样式模块声明一起使用。
例如
模块顶部（i1，i2，o1）;
输入i1 / * synthesis altera_attribute =“ – name VIRTUAL_PIN ON * /;
输入i2;
输入o1;
此外，模块声明之外的信号也不受此问题的影响
例如
reg my_reg / * synthesis preserve * /;
Quartus Prime Pro版软件中不会出现此问题。
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