RapidIO II IP核不支持VHDL模型

RapidIO II IP内核不支持VHDL模型。如果使用VHDL生成RapidIO II IP内核，则无法成功编译。

RapidIO II MegaCore功能用户指南声称您可以指定Qsys应生成VHDL仿真模型。但是，对于包含RapidIO II IP内核的Qsys系统，此选项不可行。用户指南中的此语句有误。