当我的Verilog设计文件（.v）使用CASEX语句时，为什么我在MAX +PLUS®II软件中得到的结果不正确？ （MAX + PLUS II Verilog HDL）

在编译Verilog HDL时，MAX + PLUS II软件版本9.1 x可能无法正确解释某些“不关心”状态。具体来说，任何以前导0开头的CASEX子句（例如， 001x ， 01xx ，.etc。）都会被错误地综合。 MAX + PLUS II软件可以正确综合没有前导0 （例如， 1xxx ）的子句。

解决方法是枚举以前导0开头的任何CASEX子句，以使其不包含“不关心”语句。