DDR3硬核IP实例时有什么问题吗?-Altera-Intel社区-FPGA CPLD-ChipDebug

DDR3硬核IP实例时有什么问题吗?

是的,当具有这些端口的DDR3硬核IP实例时出现问题:

mp_cmd_clk_0_clk,mp_rfifo_clk_0_clk,mp_wfifo_clk_0_clk。

解决/修复方法

如果不使用DDR3硬核IP实例,请从顶层删除这些端口,或者通过时钟缓冲驱动它们。

例如,添加clk缓冲区,如下所示:

wire clk_source;

altclkctrl#(。clock_type(“GLOBAL CLOCK”),. number_of_clocks(1))

global_clk_inst1(.inclk(clk_source),. outclk(mp_cmd_clk_0_clk));.

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