内部错误:子系统:ASMIO,文件:/ quartus/comp/asmio/asmio_dqs_s5.cpp,行:2330 found_oct_hr_clk ^ found_hr_clk_in-Altera-Intel社区-FPGA CPLD-ChipDebug

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当你实现包括Quartus®II软件13.0版DDIO块设计,在设计的时候没有被正确执行,可以看到一个内部错误。

解决/修复方法

ddio模块的时钟应连接到时钟源,但不能连接到GND或VCC。如果您使用Altera®DDR IP,你应该检查端口连接,以确保所有的信号都经过精心布线。

我们将在进一步发布中将此内部错误修复为更准备的错误。

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