错误:行 ,文件 .v:Verilog HDL语法错误:输入 =-Altera-Intel社区-FPGA CPLD-ChipDebug

错误:行 ,文件 .v:Verilog HDL语法错误:输入 =

如果您使用MegaWizard插件管理器创建的任何的参数化模块(LPM)功能的以下库的Verilog HDL语言实例你可能会在MAX + PLUS®II软件这个错误:

  • LPM_RAM_DQ
  • ALTDPRAM
  • LPM_RAM_DP
  • LPM_RAM_IO

MegaWizard插件管理器为LPM_RAM_DQ生成以下不正确的代码LPM_RAM_DQ

  • input we = VCC;

MegaWizard插件管理器为ALTDPRAMLPM_RAM_DP生成以下不正确的代码行:

  • input wren = VCC;

MegaWizard插件管理器为LPM_RAM_IO生成以下不正确的代码LPM_RAM_IO

  • input we = VCC;
  • input outenab = VCC;

此代码将在设计编译期间生成Verilog HDL语法错误。

在所有情况下,正确的实例化应该从受影响的行中删除"= VCC" 。以下是LPM_RAM_DQ的示例:

  • input we;

此错误是固定在Quartus®II软件1.0版。

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