严重警告（176575）：无法实现上/下或左/右PLL <PLL名称>，因为PLL <引脚名称>的输入时钟使用I / O标准LVDS且频率为800 MHz。但是，该器件仅支持高达762 MHz的频率。

尝试为密度为680,530,360和290的Stratix®IV器件中的时钟引脚分配800MHz的切换速率和LVDS I / O分配时，会出现此错误。

表1-42 Stratix IV器件 的 直流和开关特性 （PDF） 表明，对于-2 / -2X速度等级器件，fHSCLK_in（输入时钟频率）真差分I / O标准支持800MHz。这不适用于上面列出的更高密度器件。