Arria 10 DisplayPort设计的时序违规-Altera-Intel社区-FPGA CPLD-ChipDebug

Arria 10 DisplayPort设计的时序违规

当您为Arria 10器件运行DisplayPort设计时,该设计可能会遇到rx_restart信号的时序违规。该信号在DisplayPort IP内核中以rx_std_clkout为时钟,但连接到在Avalon存储器映射(Avalon-MM)时钟域上运行的复位控制器中的复位引脚。

解决/修复方法

要解决此问题,请在连接到重置控制器之前为顶层的rx_restart信号添加重置同步器。

此问题已在DisplayPort IP内核的15.1版Update 1中得到修复。

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