三速以太网恢复时序失败-Altera-Intel社区-FPGA CPLD-ChipDebug

三速以太网恢复时序失败

三速以太网MegaCore功能可能具有恢复时序违规。失败路径包含从FPGA内核逻辑驱动的全局时钟信号。

在复位条件下,恢复时序违规可能会影响硬件设计。

此问题会影响在三速以太网MegaCore功能版本13.0中使用Arria V器件的所有设计。

解决/修复方法

您需要使用全局时钟(GCLK)限制Quartus II软件fitter中的信号。请参考Quartus II软件编译报告,找到受影响的复位路径的正确路径。例如,如果具有时序违规的信号是全局复位altera_tse_reset_synhronizer_chain_out,请使用以下Quartus II软件分配强制信号不使用GCLK:

set_instance_assignment- name GLOBAL_SIGNAL OFF – to altera_tse_ps_pma:altera_tse_pcs_pma_instlaltera_tse_top_1000_base_x:altera_tse_top_1000_base_x_instlaltera_tse_reset_synchronizer:reset_sync_0laltera_tse_reset_synchronizer_chain_out

此问题将在未来版本的三速以太网MegaCore功能中修复。

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