在Synopsys VCS MX仿真器中包含MAP接口失败仿真的CPRI IP核Verilog HDL变体

使用不同的仿真器来仿真这些变化，或确保您的设计或测试平台在接口时钟的下降沿而不是在上升沿上锁存RX MAP数据（天线 – 载波接口上的输出数据）。

在测试平台中，进行以下更改以锁定负时钟边沿：

在< variation_name > _testbench / altera_cpri / tb.vhd文件中，替换字符串

(clk_iq_map'event and clk_iq_map = '1')

用字符串

(clk_iq_map'event and clk_iq_map='0')

此问题将在CPRI MegaCore功能的未来版本中修复。