我可以将MAX 7000AE器件输出(VCCIO设置为3.3 V)拉至5V而不设置开漏选项吗?-Altera-Intel社区-FPGA CPLD-ChipDebug

我可以将MAX 7000AE器件输出(VCCIO设置为3.3 V)拉至5V而不设置开漏选项吗?

不,这是不可能的。您通常会将输出拉至5 V以与5 V CMOS器件接口。但是,如果未设置开漏选项,则此技术不适用于MAX®7000AE器件系列。这是因为PMOS驱动器将试图驱动3.3 V,实际上将是吸收电流。输出电压电平不会高于3.3 V.

但是,您可以将此技术用于5.0 V器件,例如MAX 7000S。这是因为输出驱动器是NMOS驱动器,并且将驱动输出节点直到它达到大约3.8V。外部上拉然后可以将输出节点拉到5V电平。

有关更多信息,请参考 AN 107:在多电压系统中使用Altera器件 (PDF)

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