如何在RTL仿真期间预加载基于UniPHY的存储器模型?-Altera-Intel社区-FPGA CPLD-ChipDebug

如何在RTL仿真期间预加载基于UniPHY的存储器模型?

为基于UniPHY的外部存储器控制器生成示例设计时,将创建通用存储器模型。此内存模型有一个内存阵列,可以使用内存初始化文件预加载已知值。要预加载内存阵列,请执行以下步骤:

  • 打开alt_mem_if_common_ddr_mem_model_ddr3_mem_if_dm_pins_en_mem_if_dqsen.sv文件。
  • 使用以下地址和数据格式创建内存初始化文件。地址和数据是十六进制值,地址不需要是连续的。

@ 0000 DEADBEEF

@ 0001 FEEDFACE

@ 0104 01234567

  • MEM_INIT_EN参数设置为1以启用内存预加载。
  • MEM_INIT_FILE参数设置为内存初始化文件的路径。
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