为什么我的简单双端口内存在RTL仿真中无法正常工作?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么我的简单双端口内存在RTL仿真中无法正常工作?

由于Quartus®II11.1及更高版本中的问题,当从使用MLAB资源实现的简单双端口存储器读取时,altsyncram仿真模型错误地将输出数据延迟一个额外的时钟周期。当read-during-write选项设置为旧数据时,会发生此问题。

解决/修复方法

有一个补丁可以解决Quartus II 11.1 SP2中的这个问题。从以下相应链接下载并安装补丁2.32:

从Quartus II软件版本12.0 SP1开始修复此问题。

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