在某些器件中，与Gen 2数据速率的自动协商可能会失败。发生此故障时，PCI Express的IP编译器无法切换到Gen 2数据速率。
适用于针对Arria II GZ，Stratix IV GT或Stratix IV GX器件的PCI Express Gen 2变体的所有IP编译器。
解决/修复方法
对于配置为使用ATX PLL的收发器的变体，没有解决方法。您必须将收发器配置为使用CMU PLL。
要使IP内核协商到Gen 2数据速率，请生成使用CMU PLL的配置。在版本10.0和10.1中，但不是在版本11.0或11.1中，您必须按照以下步骤操作：
- 生成PCI Express编译器变体之后，在编译项目之前，将目录更改为收发器宏功能实例的位置。该目录包含< variation > _serdes.v或< variation > _serdes.vhd文件，具体取决于HDL。
- 根据收发器宏功能实例HDL，请执行以下步骤之一：
- 如果您的收发器宏功能实例是在Verilog HDL中生成的，请键入以下命令：
- 如果您的收发器宏功能实例是在VHDL中生成的，请键入以下命令：
qmegawiz -silent -wiz_override=”enable_pcie_gen2_reset=true” \ <variant>_serdes.v
qmegawiz -silent -wiz_override=”enable_pcie_gen2_reset=true” \ <variant>_serdes.vhd
此问题将在PCI Express的IP编译器的未来版本中修复。
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