将ATX PLL和软复位控制器与Gen2 Arria V GZ硬核IP用于PCI Express IP核时的链路训练问题-Altera-Intel社区-FPGA CPLD-ChipDebug

将ATX PLL和软复位控制器与Gen2 Arria V GZ硬核IP用于PCI Express IP核时的链路训练问题

当nPERSTL *引脚在复位时保持用于PCI Express IP内核的Arria V GZ硬IP时,RX接口不处于高阻态。相反,RX接口显示大约1K欧姆的阻抗。如果链接伙伴此时执行接收器检测,则可能能够检测到一些接收器通道。如果链接伙伴未检测到所有通道,则当硬IP退出重置并开始链接培训时,链接可能会下降。并且,该链接可以排除实际可用的一些通道。

解决/修复方法

解决方法是为PCI Express IP核的Arria V GZ硬核的Gen2变体选择CMU PLL和硬复位控制器。

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