为什么Pin Planner中V36和V81封装的MAX10顶视图与封装外形图不同?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么Pin Planner中V36和V81封装的MAX10顶视图与封装外形图不同?

由于Quartus®II15.0 Update 1及更早版本中的问题,引脚规划器中显示的V36和V81封装的MAX®10器件的俯视图和仰视图均已交换。

对器件的引脚输出没有影响。 V36和V81封装图纸以及Cadence符号是正确的。

解决/修复方法

顶视图和底视图中的引脚位置已在Quartus II软件15.0更新2中得到纠正。

I / O bank标签和红点指示器的位置计划在Quartus II软件的未来版本中修复。

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