DQ分组引脚分配如何影响Stratix V器件中的片上匹配(OCT)模块使用?-Altera-Intel社区-FPGA CPLD-ChipDebug

DQ分组引脚分配如何影响Stratix V器件中的片上匹配(OCT)模块使用?

在Stratix®V器件中,I / O引脚分为x4组,单个组内的所有I / O引脚只能由一个OCT模块驱动。将引脚位置分配给DQS / DQ引脚时,分配给同一x4组的引脚应共用同一OCT校准模块,或者如果不能满足此要求则不使用OCT。

如果您不满足此要求,您将看到更合适的错误,例如:

错误(175020):引脚<引脚名>对区域<区域值>到<区域值>的非法约束:区域中没有有效位置

错误(175005):找不到位于:OCT_CAL_BLOCK_ID <value>的位置

错误(171000):无法在器件中进行设计。

解决/修复方法

在Pin Planner中,右键单击引脚图。选择“显示DQ / DQS引脚”,然后选择“在x4模式下”。 I / O块与颜色不同。属于同一I / O块的I / O引脚共享相同的颜色。确保分配给相同颜色的I / O引脚共享相同的OCT校准模块,或者不使用OCT。

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