在针对Cyclone IV GX器件且以CP2线速率1.2288,2.476或3.072 Gbps运行的CPRI IP内核变体中，TX发送器参考时钟输入信号在内部连接不正确。
解决/修复方法
要解决此问题，请编辑<instance> /altera_cpri.vhd文件以替换文本
pll_inclk(0) => gxbref_clk
用替换文本
pll_inclk(0) => gxb_pll_inclk
在以下VHDL组件实例中：
inst_cyclone4gx_1228_s_tx
inst_cyclone4gx_2457_s_tx
inst_cyclone4gx_3072_s_tx
此问题已在CPRI MegaCore功能的版本13.1中得到修复。
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