为什么我在HardCopy Design Readiness Check报告中收到收发器输出引脚的警告?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么我在HardCopy Design Readiness Check报告中收到收发器输出引脚的警告?

由于Quartus®II11.0 SP1及更早版本中存在问题,针对HardCopy®器件的设计错误地显示了HardCopy设计准备情况检查报告中收发器输出引脚的Missing Board Model Far C Assignment警告。收发器输出引脚不支持BOARD_MODEL_FAR_C分配。

可以安全地忽略这些警告。

计划在Quartus II软件的未来版本中修复此问题。

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