RapidIO II IP核 – 由于参数和端口类型不匹配，VHDL测试平台编译导致错误

在VHDL顶级包装器中将以下1位宽度端口声明为std_logic而不是std_logic_vector ：

• csr_external_tm_mode_wr
• csr_external_mtu_wr
• external_illegal_transaction_decode_set
• external_io_error_response_set
• external_message_request_timeout_set
• external_slave_packet_response_timeout_set
• external_unsolicited_response_set
• external_unsupported_transaction_set
• external_illegal_transaction_target_error_set
• external_missing_data_streaming_context_set
• external_open_existing_data_streaming_context_set
• external_long_data_streaming_segment_set
• external_short_data_streaming_segment_set
• external_data_streaming_pdu_length_error_set
• external_capture_ftype_wr
• external_capture_ttype_wr
• external_letter_wr
• external_mbox_wr
• external_msgseg_wr
• external_xmbox_wr

对于V系列FPGA器件系列变体，将顶层生成的包装器中的以下端口更改为std_logic_vector(0 downto 0)以匹配模块altera_rapidio2_top定义的相应SystemVerilog向量端口：

• pll_locked
• pll_powerdown

对于参数类型不匹配错误，您可以安全地删除生成的顶部包装器中的参数SYS_CLK_FREQ 。 IP核不会对此参数进一步处理。