警告:忽略全局信号选项从源信号“PLL输出时钟名称”分配到目标信号“名称”| dll_wys_m  – 目标不能使用全局信号-Altera-Intel社区-FPGA CPLD-ChipDebug

警告:忽略全局信号选项从源信号“PLL输出时钟名称”分配到目标信号“名称”| dll_wys_m – 目标不能使用全局信号

您可能会看到此警告,当您使用DDR3 SDRAM控制器,UniPHY的在Quartus®II软件版本11.1SP1或更早版本编译设计。由于全局信号分配不应用于从PLL到DLL的专用布线,因此可以安全地忽略此警告。

该警告计划在Quartus II软件的未来版本中修复。

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