使用PFL IP内核时，pfl_nreconfigure信号被拉低后，FPGA配置会立即启动吗？

当并行闪存加载（PFL）IP核心在MAX®II，MAX V或MAX 10点的器件被实现，拉动输入pfl_nreconfigure低将导致输出fpga_nconfig发送一个低电平脉冲到FPGA的nCONFIG管脚，以复位器件。但是，FPGA配置仅在释放pfl_nreconfigure时开始。