具有UniPHY和带有UniPHY的RLDRAM II控制器的QDR II和QDR II + SRAM控制器的DQS时钟缓冲器位置

当放置次优时，UniPHY的DQS时钟缓冲器位置可能导致保持时间违规。重新进入FPGA后，Quartus II软件可能会将DQ​​S时钟缓冲器置于全局或双区域时钟上，从而可以将其布线到读取捕获FIFO缓冲区的写入侧。