对于带有EPCS或EPCQ配置器件的DCLK,是否可以使用极低频率,可变频率或间歇时钟?-Altera-Intel社区-FPGA CPLD-ChipDebug

对于带有EPCS或EPCQ配置器件的DCLK,是否可以使用极低频率,可变频率或间歇时钟?

由于EPCS和EPCQ配置器件没有最小DCLK频率规范,因此可以使用极低频时钟,间歇时钟或频率因DCLK而变化的时钟,前提是不违反其他EPCS或EPCQ器件时序参数。

唯一的例外是使用2012年之前制造的EPCS128器件,采用65纳米制造代码。有关详细信息,请参阅相关解决方案。

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