在解除RESET信号后,外围组件互连(PCI)内核如何响应?-Altera-Intel社区-FPGA CPLD-ChipDebug

在解除RESET信号后,外围组件互连(PCI)内核如何响应?

外围组件互连特殊兴趣组(PCI SIG) PCI本地总线规范,修订版2.0及更低版本没有时间要求目标在系统复位或上电后作出响应。 PCI-SIG就此主题发布了ECN,其中规定:

“在RESET置于第一次配置访问之后的前两个25个时钟周期内以及在RESET置为无效后第一个FRAME置位后的前五个时钟周期内,目标不负责响应。”

假设一个33MHz的时钟,所有FLEX®器件将这一要求内投入。 ECN包含在PCI本地总线规范,修订版2.1中

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