如何优化使用比APEX™专用输入和时钟引脚支持的时钟更多时钟的设计的性能？

如果您的设计有很多时钟，您可能需要考虑使用带有高频时钟的时钟使能而不是许多离散时钟。

但是，如果必须使用比APEX器件支持的更多时钟信号（6个用于APEX 20K器件，8个用于APEX 20KE器件），则需要将剩余时钟信号放在常规I / O引脚上。为了最大限度地减少这些引脚上的时钟偏移，您应该将额外的时钟放在靠近器件顶部或底部中心的列引脚上。此操作将通过布线来自器件中心而非其中一个边缘的信号来帮助最小化时钟偏移。

为时钟I / O引脚关闭减少输入延迟到内部单元逻辑选项（分配管理器 – >按节点选项卡 – >仅在单个节点的选项下）。如果时序分析显示信号的正保持时间，则可能需要为数据I / O引脚打开此延迟。

未来版本的Quartus ^™软件将能够自动更改I / O引脚的延迟设置，以确保零保持时间和最小t _SU 。