由于Quartus®II11.1 SP2及更早版本中的问题， derive_pll_clocks命令可能会为Stratix®VPLL输出时钟生成错误的输出时钟频率。要确定您的设计是否受此问题影响，请检查TimeQuest时序分析器的“报告时钟”面板中是否显示PLL输出时钟的正确时钟频率。
解决/修复方法
要解决此问题，请将create_generated_clock约束添加到Synopsys设计约束（ .sdc ）文件，以便为derive_pll_clocks命令错误处理的任何PLL输出时钟生成正确的频率。这些额外的create_generated_clock约束应出现在.sdc文件中的任何derive_pll_clocks命令之前。
这个问题将在Quartus II软件的未来版本中修复。
没有回复内容