为什么Stratix IV器件手册和Quartus II软件之间的用户I / O引脚数不匹配?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么Stratix IV器件手册和Quartus II软件之间的用户I / O引脚数不匹配?

Quartus®II软件中的Stratix®IV器件用户I / O引脚数(可在“分配>设置”菜单中找到)与 Stratix IV器件的I / O特性中 报告的总I / O引脚数不匹配 (PDF ) 。该手册仅报告I / O引脚,而Quartus II软件报告所有引脚 – 用户I / O引脚,时钟引脚和收发器引脚。

对于Stratix IV E和Stratix IV GX器件,专用时钟引脚(CLK [1,3,8,10];每个引脚具有ap和n引脚)最多占8个引脚。对于Stratix IV GX器件,每个收发器bank由4个通道组成; 4个Rx引脚对,4个Tx引脚对和4个时钟。因此,每个收发器组由20个引脚组成。 Quartus II软件中的附加引脚是手册用户I / O引脚+专用时钟引脚+收发器引脚的结果。

例如,该手册列出了EP4SGX70 F780的368个I / O引脚,而Quartus II软件则显示了同一器件的412个引脚。计算如下:

EP4SGX70 F780器件没有bank 5A和6A,因此CLK8和CLK10不可用,因此我们只需要添加4个时钟引脚。器件中有两个收发器组,因此,总I / O引脚总计为368 + 4 +(2 x 20)= 412个引脚。

请登录后发表评论

    没有回复内容