为什么我的ACEX或FLEX器件需要11个时钟周期来初始化或根本不进行初始化?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么我的ACEX或FLEX器件需要11个时钟周期来初始化或根本不进行初始化?

在ACEX®或FLEX®器件上完成配置后,器件将释放CONF_DONE引脚。从那里,上拉电阻将DCLK信号提升到逻辑高电平。

如果上拉电阻远离器件,则CONF_DONE引脚的上升时间可能太慢,并且DCLK信号将无法锁存CONF_DONE引脚的高电平状态。

这将导致器件需要超过20个DCLK周期才能完成初始化。

这个问题有两种可能的解决方案:

  1. 使用尽可能小的电阻作为CONF_DONE引脚的上拉电阻(大约500 )。
  2. 将上拉电阻移近器件,以减少CONF_DONE引脚的上升时间。
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