HDMI TX核心的时序问题-Altera-Intel社区-FPGA CPLD-ChipDebug

HDMI TX核心的时序问题

当您将HDMI TX内核配置为每个时钟2个符号时,您的设计可能会在十个Fitter种子中的每一个中失败设置时序,负斜率小于100 ps。此问题特别影响使用Arria 10 GX和Stratix V GX器件的设计。关键路径位于最小化传输差分信号(TMDS)编码器中。

解决/修复方法

要解决此问题,请打开Quartus Compiler Settings中的Aggressive Performance Optimization模式以实现时序收敛。

此问题已在HDMI IP内核的15.1版Update 1中修复。

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