警告：PLL交叉检查发现PLL时钟设置不一致：警告：节点： 发现缺少1个生成的时钟，对应于基本时钟，周期为：lgt：PLL输入时钟周期：

如果PLL输出时钟未在SDC文件中正确约束，则可能会收到此警告消息。

以下列方式之一约束所有PLL输出时钟：

1.使用’derive_pll_clocks’自动约束PLL输出时钟，或

2。

使用’create_generated_clock’分别约束PLL输出时钟。

有关使用TimeQuest进行PLL分析的更多详细信息， 请参阅 使用TimeQuest的高性能FPGA PLL分析 （PDF） 。