为什么Stratix IV GX收发器的rx_phase_comp_fifo_error输出端口在功能仿真期间始终处于未定义状态?Altera_wiki6年前发布60该帖子内容已隐藏,请评论后查看登录后继续评论登录注册FPGAFPGA-CPLDHSIOIntel/AlteraSoCs英特尔/阿尔特拉
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