当PLL参考频率设置为小数点值时,为什么在ALTMEMPHY中仿真失败?-Altera-Intel社区-FPGA CPLD-ChipDebug

当PLL参考频率设置为小数点值时,为什么在ALTMEMPHY中仿真失败?

PLL仿真每周期配置64步,并限制为步进1 ps粒度。对于某些频率设置,当分为64步时,pll步长具有小数点,并且PLL步长持续时间将被舍入。由于altmemphy IP连续递增相位,因此仿真最终不会累积足够的误差以完全超出周期180度。

解决/修复方法

要解决此问题,请计算最接近仿真目标值的PLL参考时钟值。

例:

对于24.576MHz(40.690ns),PLL每周期配置64步。因此,每步需要635.78ps。   PLL仿真仅限于步进1 ps粒度,因此每步使用636 ps。由于altmemphy IP连续递增相位,因此仿真最终不会累积足够的误差以完全超出周期180度。

为避免此频率范围内的此类错误,请确定64的倍数值24.606MHz(此值更接近24.567MHz)。

在实际应用中,我们仍然可以保持实际的参考频率。

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