当我在Quartus II 12.0 SP2及更早版本中重新编译我的设计时,为什么会看到不同的拟合和时序结果?-Altera-Intel社区-FPGA CPLD-ChipDebug

当我在Quartus II 12.0 SP2及更早版本中重新编译我的设计时,为什么会看到不同的拟合和时序结果?

解决/修复方法

要在Quartus II 12.0 SP2中修复此问题,请从下面的相关解决方案下载并安装补丁2.dp9或更高版本。

从Quartus II软件版本12.1开始修复此问题。

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