如果在Stratix V GX器件上使用Quartus II软件版本12.1中的Gen3软PIPE时txclkout没有通过全局时钟网络布线,那么pipe_pclk是否存在任何已知问题?-Altera-Intel社区-FPGA CPLD-ChipDebug

如果在Stratix V GX器件上使用Quartus II软件版本12.1中的Gen3软PIPE时txclkout没有通过全局时钟网络布线,那么pipe_pclk是否存在任何已知问题?

是的,Stratix®VGX器件的Quartus®II软件版本12.1中的Gen3软PIPE存在已知问题。如果txclkout未通过全局时钟网络布线,则pipe_pclk将处于非活动状态。

解决/修复方法

要解决此问题,您应该强制txclkout使用具有以下QSF分配的全局时钟:

set_instance_assignment -name GLOBAL_SIGNAL“GLOBAL CLOCK”-to
“* sv_xcvr_native:inst_sv_xcvr_native | sv_pcs:inst_sv_pcs | sv_pcs_ch:CH [0] .inst_sv_pcs_ch | sv_hssi_tx_pld_pcs_interface_rbc:inst_sv_hssi_tx_pld_pcs_interface | pld8gtxclkout”

此问题将在Quartus II软件的未来版本中修复。

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