使用APEX™II器件时，LVDS发送器或接收器模块中是否可以有输出时钟？

当使用差分信号时，不能将非差分输出引脚放置在LVDS接收器或LVDS发送器模块的两个I / O焊盘内，当使用差分信号时，也不能在LVDS模块内的任何引脚上放置单端输出。任何渠道。这些引脚上的开关输出可能会影响True-LVDS ^™引脚并降低性能。

唯一的例外是PLL LOCK引脚，因为它很少改变。输出引脚必须至少距离LVDS接收器或发射器模块两个焊盘，除非由电源或接地引脚分开。

当使用差分信号时，相同的双焊盘规则也适用于专用LVDS时钟引脚和全局时钟引脚。除非由电源或接地引脚分开，否则不能将输出引脚放在LVDS时钟引脚的两个焊盘内（专用和非专用）。您可以将任何未使用的True-LVDS引脚用作输入引脚，而不会影响VCCIO平面上可接受的噪声电平。使用在^Quartus®II Floorplan编辑器显示垫视图以查看垫秩序。