为什么在使用针对FLEX®或ACEX®器件的分层设计时,Synplify Pro软件版本7.0.1和7.1 Alpha会错误地综合负边沿触发的触发器?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么在使用针对FLEX®或ACEX®器件的分层设计时,Synplify Pro软件版本7.0.1和7.1 Alpha会错误地综合负边沿触发的触发器?

由于工具中的错误,Synplify Pro软件版本7.0.1和7.1 Alpha可能会在针对FLEX或ACEX器件时将负边沿触发的触发器转换为正边沿触发的触发器。

在Synplify Pro软件版本7.0.2及更高版本的完全发布版本中修复了此问题。

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