当Cyclone IV GX器件中的读写时钟频率存在差异时,rx_phase_comp_fifo_error的仿真行为是什么?-Altera-Intel社区-FPGA CPLD-ChipDebug

当Cyclone IV GX器件中的读写时钟频率存在差异时,rx_phase_comp_fifo_error的仿真行为是什么?

在仿真中,当相位补偿FIFO的读取和写入时钟之间存在频率差异时,Cyclone®IVGX器件的rx_phase_comp_fifo_error信号将置位。一旦置位,rx_phase_comp_fifo_error将保持有效,直到rx_digital_reset被置位。

但是,如果读取时钟未在仿真测试平台中切换,则rx_phase_comp_fifo_error信号将不会置位。这与实际器件行为不匹配,如果读时钟未切换,则rx_phase_comp_fifo_error将断言。

请登录后发表评论

    没有回复内容