为什么我的Stratix IV ES器件I / O时序与TimeQuest时序分析器的报告不匹配?-Altera-Intel社区-FPGA CPLD-ChipDebug

为什么我的Stratix IV ES器件I / O时序与TimeQuest时序分析器的报告不匹配?

Quartus®II软件9.0,9.0 SP1和9.0 SP2中的汇编器错误地为Stratix®IV工程样片(ES)器件设置了一些可编程I / O延迟链。此汇编程序问题导致ES芯片I / O时序可能与TimeQuest时序分析器中报告的Stratix IV ES器件(Stratix IV E,Stratix IV GX和Stratix IV)中某些I / O路径的I / O时序结果不匹配GT工程样品)。

Patch 2.30可用于解决Quartus II软件9.0 SP2中的这个问题。如果您使用的是版本9.0或9.0 SP1,请首先下载并安装Quartus II软件9.0 Service Pack 2 。从以下链接下载相应的Quartus II软件9.0 SP2补丁2.30:

要使用正确的I / O延迟链设置生成新的编程文件,请安装补丁,然后重新运行Quartus II Assembler。此修补程序不会更改TimeQuest中报告的I / O时序性能。无需执行完整的重新编译。

另请注意,Stratix IV ES器件的时序模型仍然是初步的,并且在未来的软件版本中仍有可能发生变化。

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